Jerarquía de memoria escalable para sistemas multiprocesador en chip

Résumé

RESUMEN: Los multiprocesadores son un estándar de los sistemas actuales y suponen una solución a algunos de los limitantes tecnológicos encontrados. Sin embargo, no están exentos de condicionantes tecnológicos que limitan su efectividad. Así, aun cuando el incremento en el número de transistores integrados parece garantizar un aumento en el número de unidades de proceso y de memoria dentro del chip, las conexiones al exterior del chip son cada vez más escasas respecto al número de procesadores. Es necesario minimizar el número de accesos externos, incrementando la fracción del chip dedicada a la jerarquía de memoria y buscando mecanismos para una utilización más eficaz de los recursos disponibles. En esta tesis se abordan distintos componentes de la jerarquía de memoria, abarcando desde la jerarquía de cache on-chip y la red de interconexión, hasta el controlador de memoria y el arbitraje de las peticiones fuera del chip. Se intenta exponer, de forma clara, los problemas y soluciones encontrados en los distintos componentes de la jerarquía de memoria, siempre buscando alternativas eficientes que aumenten la escalabilidad dentro de los requerimientos propios de este tipo de sistemas.