Alternativas de diseño en sistemas de prebúsqueda hardware de datos

  1. Ramos Martínez, Luis Manuel
Dirigida por:
  1. Pablo Enrique Ibáñez Marín Director/a
  2. José Luis Briz Velasco Director/a

Universidad de defensa: Universidad de Zaragoza

Fecha de defensa: 22 de diciembre de 2009

Tribunal:
  1. Clemente Rodríguez Lafuente Presidente/a
  2. Juan Segarra Flor Secretario/a
  3. Francisco Javier Cazorla Almeida Vocal
  4. Benjamin Sahelices Fernández Vocal
  5. M. Jesús Garzaran Arnau Vocal

Tipo: Tesis

Teseo: 283623 DIALNET

Resumen

Una solución interesante al problema de la creciente latencia de acceso a memoria es la prebúsqueda de datos. Gracias a las técnicas de prebúsqueda de datos, la latencia de los accesos puede ser ocultada solapándola con la ejecución de las instrucciones anteriores. A diferencia de la prebúsqueda software, la prebúsqueda hardware obtiene información dinámica de la ejecución de la aplicación, lo que en general permite predecir un mayor número de direcciones de acceso a memoria. Aunque las bases de esta prebúsqueda fueron propuestas hace décadas, la investigación en estos métodos continúa abierta por una serie de razones. En primer lugar su rendimiento depende de los programas y del hardware (procesador y jerarquía de memoria), por lo que no existe un método universal perfecto. Además ambos elementos cambian continua y significativamente, lo que conlleva la continua revisión de métodos de prebúsqueda que, buenos o malos en el pasado, pueden cambiar su carácter con las nuevas aplicaciones o el nuevo hardware. Finalmente, la industria sólo ha incorporado las técnicas de prebúsqueda más sencillas, no necesariamente las más eficaces, sin duda debido a problemas de coste y diseño. El objetivo de este trabajo ha sido investigar nuevos mecanismos de prebúsqueda hardware de datos que consigan aumentar las prestaciones de los ya conocidos, pero manteniendo siempre un bajo coste de implementación y extremando la simplicidad en el diseño, a fin de hacerlos atractivos para la industria. Para ello, se ha analizado el comportamiento de las instrucciones de acceso a memoria, estableciendo nuevos modelos de regularidad. También se han definido nuevos mecanismos de prebúsqueda y se han evaluado sus rendimientos en un procesador superescalar agresivo y con una jerarquía de memoria de alto rendimiento, comparándolos con los actuales. Por otro lado, se han propuesto técnicas para adaptar la agresividad de prebuscadores muy agresivos con el objeto de minimizar las pérdidas por aplicación. Por último, se ha presentado un esquema general de prebúsqueda que permite ser adaptado a distintos objetivos de diseño. La evaluación de esta propuesta se realizó sobre el entorno determinado por el First JILP Data Prefetching Championship (DPC-1), en el que el trabajo obtuvo el Best Paper Award y el tercer puesto en prestaciones.